PLL アーキテクチャ 1    Single Loop
	PL01S

■　SINGLE LOOP SERIES について

図-1.  PLL Single Loop の基本構成図

図-1 は、PLL Single Loop の基本構成図であり 最も単純な PLL Synthesizer で、ローコストな仕様となっています。

周波数ステップサイズの設定(分周器 N の値)が、位相雑音・チューニング スピード・スプリアス特性に 直接 影響してしまいますので、特に ロー ノイズ仕様の場合、個々の回路 VCO や REF の VCXO の基本性能が最重要となります。
また、ループフィルタ の設計にも 十分な配慮が必要となります。

RFDN では、独自に開発・設計した ローノイズ VCO や VCXO を用い、ご仕様にもとづく ループフィルタ の最適設計をすることにより、低位相雑音 で 小型・安価 な 周波数シンセサイザを ご提供 致します。


* 出力周波数の範囲、必要なステップ・サイズ、位相雑音特性 等の 仕様 を お知らせ下さい！
周波数帯にもよりますが、Single Loop ですと お客様のボードの空いたスペースに構築することも可能です。