PLL ループ・フィルターの設計方法

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あらまし 周波数シンセサイザー PLL 回路における ループ・フィルターの設計 には様々な要素が絡み合い、非常に難しい面がある。
ここでは、単にロックすれば良いのではなく、位相雑音 C/N 値 の側面から見た最適なループ・フィルターをどのように決めるかを設計例を用いて説明する。
分周比 N の違いによってどのようにループ・フィルターのカットオフ周波数が変化するのか。また、Phase Margin 位相余裕の値によって閉ループ特性はどのように変化するのか。　それにより位相雑音 C/N 値はどうなるのかをシミュレーションして考察する。

■　1. 設計する PLL回路

図-1. 設計する PLL.回路の構成

図-1. には、今回机上設計する PLL.回路の構成を記す。

ここで、 VCO. は 400MHz から 600MHz の発振帯域を有しその感度は 22 MHz/Volt となっている。

また、Phase Detector 位相比較器のゲイン定数は 0.79 V/rad であり、1/N 分周は N = 200 から 300 の可変分周器が用いられている。

そして、位相比較器への Reference 基準信号は 2 MHz のクリスタル発振器が用いられ、その結果出力には 400MHz から 600MHz の 2MHz ステップの周波数シンセサイザ PLL.回路が構成される。

■　2. ループ・フィルターカットオフ周波数 fc の最適値

ループ・フィルターカットオフ周波数 fc の理想値は次のように選定される。

十分なオープンゲインを有する PLL で VCO. をロックすると図-1. に示す Phase Detector の両入力信号 a, b の位相雑音は等しくなる。
すなわち、VCO. の位相雑音は基準信号レベルまで改善できるのだが、今回の 2MHz ステップシンセの場合 VCO. と Phase Detector の間に 1/N 分周器が入り、分周器入力 c　から見た基準信号の位相雑音は 20 log N だけ悪くなる。

例えば、基準信号クリスタル OSC. からの 2 MHz の 1 MHz offset.( 離れの) C/N.値が -155dBc/Hz として、600MHz 発振時 N = 300 の場合、 -155dBc/Hz + 20 log (300) ≒ -105dBc/Hz と悪化してしまう。

ここで、1 MHz offset. C/N.値が ≒ -105dBc/Hz であれば、VCO.の 1 MHz offset. C/N.値の方が下がっているはずである。

VCO. と REF.　C/N値

図-2. VCO.とREF. C/N.値 fc との関係

図-2. は、これを説明するもので青い線で記したものは VCO.の位相雑音 C/N.値を示し、緑の線で記した C/N.値は REF. 2 MHz のクリスタル発振器を示し、オレンジ点線はその N 倍悪化した位相雑音 C/N.値を表している。

すなわち、Offset.周波数 100KHz を境にして、近ぼうではクリスタル発振器の N 倍悪化した位相雑音が良い特性を示し、遠ぽうでは VCO. の位相雑音の方が良好な特性となっている。

ということは、Offset.周波数 100KHz をループ・フィルターカットオフ周波数 fc にできればもっとも位相雑音 C/N.値の良い周波数シンセサイザー PLL.回路を得ることが可能となる。

■　3. ループ・フィルターの設計

ここで、ループ・フィルター　の設計はループ・フィルター設計ツールを用いて計算する。

ループ・フィルター設計条件の入力画面において、設計例ボタンをクリックすると今回の図-1 に示す条件に加え Phase Margin 位相余裕 45°及び N=300 が入力される。
START ボタンを続けてクリックすると設計プログラムが走り、ループ・フィルター選択の画面となる。

次に、ループ・フィルターは今回 Active-network 2 を用いることにする。
( 同じ次数のフィルターでも network 1 の方が少ない部品で構成されるが、network 2 は VCO.の直前に R3・C2 のフィルターを配置でき、定数も R3・C2 は個別に設定でき変更しやすくなっている )。

図-3 は、ループ・フィルター設計画面であり R1 を 1KΩ とすると C2 は 0.0022uF と算出され、実際に用いることのできる定数となっている。 R2 は 1.73KΩ と算出されたが、これは実際の値がないので近い値である 1.8KΩ を R2 に入れて計算させると、R1 は 1.04KΩ そして C1 は 0.0021uF となりほぼ問題ないことが確かめられる。
同様に R3 と C2 も追い込み実際に用いることのできる定数を得ることができる。

VCO. と REF.　C/N値

図-3. Active-network 2 ループ・フィルター設計画面

カットオフ周波数 fc≒ 100KHz で Phase Margin 位相余裕 45°のループ・フィルターの定数は
R1=1KΩ, C1=0.0022uF, R2=1.8kΩ, R3=1.2KΩ, C2=560pF という値を求めることができた。

なお、このループ・フィルター設計ツールは、Phase Lock Loop を３次ループとして伝達関数を用いて解いているのだが、計算式等は別の機会にまとめることにする。

■　4. PLL ループ応答特性

次に、上で決めたループ・フィルターの値で、どのような PLL ループ応答特性となるのかをシミュレーションする。

図-4 は、N = 300 で計算した R1=1KΩ, C1=0.0022uF, R2=1.8kΩ, R3=1.2KΩ, C2=560pF のループ・フィルターを用いた時の Open loop Gain (開ループ・ゲイン), Closed loop Modulus (閉ループ係数), Noise Reduction ( VCO.位相雑音をループがどの程度に抑圧するか)　及び Phase Margin (位相余裕) を計算したものである。

オフセット周波数 100KHz で Open loop Gain は 0 dB となり、その時の Phase Margin (位相余裕)は 45°と設計値どおりとなっている。

しかしながら、このループ・フィルターで出力周波数を 600MHz から 400MHz に設定する場合、 N = 300 から N = 200 となる。
図-4 の PLL ループ応答特性において、N = 200 のボタンをクリックするとその時のループ特性を見ることができるのだが、ここで Open loop Gain (開ループ・ゲイン) が変化してしまいカットオフ周波数 fo とその Phase Margin (位相余裕)も変化してしまうことが、すなわち Open loop Gain が大きくなりカットオフ周波数 fo も 150KHz 程に移動しその時の Phase Margin も 40°程に減少しループ特性が不安定の方向にあることが確認できる。

そして、これがノイズ特性等に大きな影響を及ぼすようであれば、Phase Margin (位相余裕) をもっと大きく取ったループ・フィルターにしたり、さらに必要であればループ・フィルターを N 値によって切り替えるなどの回路工夫が必要となる。

■　5. PLL 位相雑音 Phase Noise 特性

次に、N = 300 , Phase Margin (位相余裕) 45°で計算した R1=1KΩ, C1=0.0022uF, R2=1.8kΩ, R3=1.2KΩ, C2=560pF のループ・フィルターを用いた３次ループの Phase Lock Loop に図-2 に記した VCO. 及び REF. 基準信号の位相雑音を与えて、PLL 出力の位相雑音 C/N.値の結果をシミュミレーションする。

ここで、青い線で記したものは VCO.の位相雑音をオレンジ点線は基準信号 REF. の N 倍悪化した位相雑音であり、黒い線 で記した値(SΦout) が PLL 出力での位相雑音を示している。

このシミュレーション結果から、Phase Margin PM = 45°ではカットオフ周波数 fc = 100KHz 付近でノイズの数dB のピークが生じてしまうことが観測される。

そこで、Phase Margin　にもう少し余裕を持たせることにする。　すなわち、Phase Margin PM = 60°におけるループ・フィルターを再設計する。
ループ・フィルター設計ツールを用いて Phase Margin PM = 60°として再度計算し、定数を追い込むと R1=1.5KΩ, C1=0.0022uF, R2=2.7kΩ, R3=1KΩ, C2=470pF という値となった。

位相雑音のシミュレーション結果は、PM = 60° のボタンをクリックすると見れるが、今度はカットオフ周波数 fc = 100KHz 付近でもノイズのピークが生じることなく良好な特性となっていることが確認できる。

このように、PLL の位相雑音特性は Phase Margin の値に影響を大きく受けるので、PLL ループ・フィルターの設計をより難しくしている一つとなる。

■　6. むすび

以上、400 から 600MHz を 2MHz ステップで可変する周波数シンセサイザー PLL 回路を例題として 位相雑音 C/N.値 の側面から見た最適なループ・フィルターはどのように選定するのかを考えた。

実際のループ・フィルターの設計には、オンライン提供しているループ・フィルター設計ツールを用いて計算し、その使い方の説明も加えた。

そして、PLL ループ応答特性のシュミレーションによって、分周比 N の変化によって Open loop Gain (開ループ・ゲイン) が変化してしまいその結果、カットオフ周波数 fo とその Phase Margin (位相余裕)も変動してしまうことを確認した。
さらに、位相雑音のシミュレーションを通して、Phase Margin の値によって PLL の出力位相雑音特性にも影響を及ぼすことを説明した。

ここで用いた、ループ・フィルター設計ツールは PLL を３次ループとしてループ・フィルターを解いているものであり、PLL の設計条件の入力値に問題がなければ正しい値を算出します。
しかしながら、VCO. 感度の非直線性の問題や P.Detctor 位相比較器の感度定数等を正確に見積もることは難しいことです。
このことや PLL ループ応答特性そして位相雑音 Phase Noise 特性については今回結果のみを記したが、その解析方法等については、別に記せればと考えています。

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PLL ループ・フィルター の設計方法

■ 1. 設計する PLL回路

■ 2. ループ・フィルター カットオフ周波数 fc の最適値

■ 3. ループ・フィルター の 設計

■ 4. PLL ループ 応答特性

■ 5. PLL 位相雑音 Phase Noise 特性