PLL の 基本動作    Basic phase lock loop

BPllNote

あらまし   現在では PLL (Phase Locked Loop) の 技術は テレビ、パソコン、携帯電話 のみ ならず 様々な 製品に用いられていることは 言うまでもない。
また、PLL 技術の発展は PLL 回路の LSI 化 によって 加速され、今では PLL すべての機能が 一つの IC に入っており、ブラックボックス化して いる。

さらに、周波数シンセサイザ 用 の PLL IC においても シリアルデータ入力型 となり 小型化し、動作周波数も 数 GHz を 直接入力で き、ループフィルタ の定数を 間違いなく求めれば、GHz 帯の 周波数シンセサイザ を 小さく そして 容易に 作ることが 可能な 時代となった。

しかしながら、PLL 回路の安定性 は もちろん 周波数切換え スピード、低位相雑音、スプリアス抑圧度 等の 性能が 重要視され 性能向上が 益々 要求されてきていることも事実である。
シングル ループ PLL においても その最高性能を 引き出すには PLL の最適化 設計が必要であるし、多重ループ PLL を 構築するに当たっては さらに PLL に ついての 知識が必要となるのは 確かである。

ここでは、PLL (Phase Locked Loop) の動作を 頭の中で描けるよう に、伝達関数 や ボード線図 を用いた PLL解析 前 の 準備段階として PLL の原理を、PLL を構成する回路の動作を やさしく 解説する。

また 高周波 周波数シンセサイザ PLL としての 基本動作、基本回路構成 についても 述べる。

■　1.  PLL の基本構成 と 動作原理

PLL とは、Phase Locked Loop の略語であり、周波数負帰還回路 を構成する。
図-1 には その 基本構成図 を示す。

	図-1.  PLL の基本構成図

PLL は、位相比較器 ( PC : Phase Compalator ) , ループフィルタ ( または ローパスフィルタ LPF ) , 電圧制御発振器 ( VCO : Voltage Contorolled Oscillator ) 及び 入力基準信号 FREF から構成される。

ここで、PLL の基本動作を 文書 で 説明すると 次のようになる。

1.   PLL が ロックしている状態 fr = fd から 入力基準信号より VCO の出力周波数が 高くなる。
                   ↓
2.   位相比較器 PC の出力に 誤差信号パルス が 発生する。
                   ↓
3.   低域フィルタ LPF を通過することによって 直流電圧となる。
                   ↓
4.   この直流電圧は、誤差信号に比例し VCO の出力周波数が 低くなる値となる。
                   ↓
5.   VCO の出力周波数が 下がり、fr = fd の状態に戻る。

このように PLL は、常に fr = fd の状態を 保つように働いてくれる 優れものである。

もう少し 具体的に 説明を試みると、

	図-2.  VCO の V-F特性

図-2 は VCO の V-F 特性を示すが、ここで VCO は その制御電圧 が上がると 出力周波数も 高く なる特性となっている。
今、VCO は 青線 に示す特性で 動いており、基準信号と同じ ω1 の周波数で ロック され、制御電圧は VTUNE となっているとする。

さて、温度変化 や 経時 によって VCO の特性が オレンジ線 のように変わったとする。
すると VCO 制御電圧が VTUNE で ω1 の周波数が ω2 と 高く なってしまう。

そこで PLL は 基準信号と同じ ω1 の周波数に 戻す方向に 位相誤差電圧 �儼 を VCO への 制御電圧として加え VCO の特性が変わっても 出力周波数を同じに、自動制御してくれる。


図-3 は この時の PLL 回路の VCO 制御特性を 図示したもので、VCO の V-F 特性 と 極性が 反対になり、VCO の発振 周波数を制御することがわかる。

	図-3.  PLL VCO への 制御特性

■　2.  PLL の動作波形

次に、PLL の動作波形を 時間軸での 動きから 考えて見る。

ここで、はじめに VCO が ある周波数で ロックされずに フリーラン発振しているとする。
そして 基準信号が、フルーラン発振より 高い周波数が 入力されたとする。

すると 位相比較器 PC の出力には 図-4 上図 のような 位相差に比例した 誤差信号パルス が 発生する。

しかし この出力は パルス的で 高調波成分を多く含んでいるので、低域フィルタ LPF を通して 積分すると、図-4 下図 のような VCO コ ントロール電圧となり、ロック状態へと導かれる。

結果として VFree 電圧より 数ボルト 高い VLock 電圧で ロック状態となる。

	図-4.  PLL の 時間軸特性

さて、これらの PLL 動作波形から 明らかなように PLL での 低域フィルタ LPF の重要性が認識できる。
もし 低域フィルタ LPF がなければ VCO は、誤差信号パルス で変調を受け PLL は ロック状態とはならない。

また LPF の 定数が 適切でなくても、ロック状態とならない、ロック状態が 不安定である、ロック状態までに 時間がかかる など の 弊害となることが 理解できる。

PLL にとって LPF の定数の設定、ループフィルタの設計 が PLL の性能を 左右することになリ、最重要となる。

■　3.  PLL 周波数シンセサイザ の基本

ここからは 周波数シンセサイザ としての PLL 回路について 述べる。

周波数シンセサイザ すなわち 周波数を新たに作る ということであれば、図-1 の PLL 基本構成図 は 周波数シンセサイザ と は 言えないかも知れない。

図-5 の PLL 周波数シンセサイザ の基本構成 は、図-1 の 電圧制御発振器 VCO と 位相比較器 PC の間 に 分周器 1/N を 挿入したものとなっている。

ゆえに 電圧制御発振器 VCO の出力周波数を FOUT とすると 次式が成り立つことになる。

                   fd = FOUT / N

そして PLL が 構成されることによって  fd = fr  式が成り立つので

                   FOUT = fr × N                    式となる。

すなわち 出力信号 周波数 FOUT は、基準信号 周波数 fr の N 倍となり、周波数シンセサイザ として動 くことになる。

	図-5.  PLL 周波数シンセサイザ の基本構成

例えば、ここで 入力基準信号として 1MHz の 周波数安定度の良い クリスタル発振器を準備しよう。  電圧制御発振器 VCO は LC 発振 器で 安定度は良くないが、200MHz の発振が可能である。

分周器 1/N を 1/200 とすれば、1MHz を 200MHz にする 周波数シンセサイザ　による てい倍 回路を得ることができる。
そして 安定度の悪い LC 発振器 VCO の出力は、クリスタル発振器と同じ 周波数安定度 に置き換えられるのである。

■　4.  プログラマブル デバイダ を備えた PLL 周波数シンセサイザ

次に、1/N 分周器 を 可変分周器 プログラマブル デバイダ とした PLL 周波数シンセサイザ について考える。

基本形 PLL 周波数シンセサイザ の周波数関係は、  fd = fr  式が成り立つので

                   FOUT = fr × N                    であった。

図-6 に示す プログラマブル デバイダ を備えた PLL 周波数シンセサイザ で、その状態から N の値を 1 変えると PLL ループ は 変化した fd の 周波数を fr と同じになるように働く。
ゆえに
                   FOUT = fr × ( N + 1 )                    となる。

したがって 出力周波数 FOUT は 基準周波数 fr 分だけ変化することになる。

N の値を さらに 1 ステップ ずつ変えることにより、fr ステップ する周波数シンセサイザ となる。

	図-6.  プログラマブル デバイダを備えた PLL 周波数シンセサイザ

例えば、入力基準信号 fr を 1MHz として 分周器 N の値を 200 固定の場合は 200MHz だけの発振が可能となったが、ここ で 分周器を プログラマブル デバイダ として N の値を 201 , 202 - - - と可変すれば、201MHz , 202MHz - - - と いう 入力基準周波数 fr = 1MHz ステップ する周波数シンセサイ を得ることになる。

このように PLL 周波数シンセサイザ の 分周器 を プログラマブル デバイダ とすることによって、その応用範囲は 大きく広がることになる。

さて、プログラマブル デバイダ は ロジック回路で組まれた カウンタ回路であるため、その動作周波数に限界があり、数 GHz の周波数 を 直接分周 することは難しい。

そこで 電圧制御発振器 VCO と プログラマブル デバイダ の間に 周波数を下げる回路を 周波数変換回路を挿入することになる。
ミキサ を用いて周波数変換する方法もあるのだが、トレードオフ的な性能面など話が複雑化するので、ここでは 前置分周器 プリスケーラ による 方法の紹介までとする。

	図-7.  プリスケーラ方式 PLL 周波数シンセサイザ

図-7 に示すように 電圧制御発振器 VCO の周波数を分周可能な 前置分周器 プリスケーラ 1/P を挿入して プログラマブル デバイダ が 十分に動作する周波数として PLL を構成する。

したがって 出力周波数 FOUT は

                   FOUT = fr × N × P                    となる。

このように 高速動作する プリスケーラ を 用いることによって 高周波 VCO を プログラマブル デバイダ で 容易に 周波数 を制御できるようになる。

しかし、この プリスケーラ を挿入することによって 次の問題を 考えなければならない。
すなわち プリスケーラ を挿入することによって 周波数ステップ が プリスケーラ の分周比分 大きくなる。

例えば、プリスケーラ 1/P を 1/8 を用いた場合に 基準周波数 fr を 1MHz として プログラマブル デバイダ N の 値を 201 , 202 - - - と動かしても 出力周波数 FOUT は、基準周波数 fr = 1MHz ステップ の シンセ と ならず、fr × 8 = 8MHz ステップ となってしまう。

もし、出力周波数 FOUT を fr = 1MHz ステップ としたければ、基準周波 fr を 1/8 に 125KHz に すればよいのだが、PLL の 比較周波数 fr を 小さくすることは PLL の 応答速度 や ノイズ 及び スプリアス特性 などにとって 好ましい 方向ではなくなる。

では、これを改善するためには と 話は 進んで行くのだが、このノートでは ここで 終了 とする。


この プリスケーラ方式の メリット を生かして かつ 基準周波数 fr を 小さくしないで済む プログラマブル デバイダ の方式が考案されている。
この方式は デュアル・モジュラス・プリスケーラ または パルス・スワロ 方式と呼ばれている。

この動作等は、テクノート PLL に用いる プログラマブル・デバイダ  で 解説！

■　6.  むすび

以上、PLL (Phase Locked Loop) の動作を 頭の中で描けるよう に PLL の原理を、PLL を構成する 回路の動作 の 解説を 試みた。

また 周波数シンセサイザ PLL としての 基本動作、基本回路構成 についても 説明し、プリスケーラ方式 の PLL 周波数 シンセサイザ まで 問題点を含め その概要を記した。

PLL 周波数シンセサイザ用 LSI の進展にともない、高周波の PLL 周波数シンセサイザ の設計も容易になりました。
そして、PLL 回路の安定性 は もちろん 周波数切換え スピード、低位相雑音、スプリアス抑圧度 等の性能が 重要視され 性能向上が 益々要求され てきている現在、その最高性能を引き出すには PLL の最適化 設計が重要であり、それには PLL についての しっかりとした 基本知識が 必要である ことを 感じる 毎日です。