ver.03
	個別部品で設計する PLL 周波数シンセサイザ
	兼 取扱説明書    INSTRUCTION MANUAL	TrPllManu
RDN-TR01S PLLシンセ/ RDN-TR01X 水晶基準源

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まえがき   PLL ( Phase Locked Loop )技術は，周波数シンセサイザ として 急速に普及し，衛星通信や 携帯電話などの多くの無線機器 にとどまらず，様々な分野の製品に　用いられています．
そして，分周器や位相比較器を一体化した 周波数シンセサイザ用の LSI が開発され，今では シリアルデータ入力型となり 超小型化され、数GHz の 周波数シンセサイザ を 部品点数も 少なく構成できる時代となっています．

しかし その反面，PLL 技術を学びたいと思う者にとっては，PLL が ブラックボックス化 してしまい個々の回路の動作を実際回路を通して 把握する ことが難しくなっていることも 事実です.

この RDN-TR01S PLLシンセ と RDN-TR01X 水晶基準源は，トランジスタ技術誌 2006年 3月号 〜 「PLL周波数シンセサイザの設計法徹底解説」 と題した連載記事を執筆する上で準備したもので，PLL 周波数シンセサイザ の 動作原理を容易に理解できるように，分周器や位相比較器を 個別部品で 設計し，また VCO には 高性能な 180 - 360MHz の ローノイズ，オクターブ広帯域発振器を搭載することで，様々な PLL の実験を 各部の波形を 確認しながら進める ことができる 安価な ブレッドボード構成 PLL 周波数シンセサイザ です．

PLL技術の基礎 そして 応用へと この トレーニング ボード を いろいろと工夫されて 使用して頂ければと思います.

もちろん トレーニング ボード としての使用のみならず，実用回路への応用，例えば 500KHz の 基準信号を入力して 180 - 360MHz 間の 4MHz ステップの シグナルソースとして，5MHz の ローノイズ基準信号 を 入力して 200MHz への ローノイズ てい倍回路 などとして，高周波クロックの作成にも ご使用になれます.

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■　目次

1.   PLL 周波数シンセサイザの ブロック図 と 動作原理
2.   性能 及び 仕様
3.   ボードの外観と接続
4.   PLL 周波数シンセサイザを構成する回路
�@   電圧制御発振器 VCO ( Voltage Controlled Oscillator )
�A   電圧制御水晶発振器 VCXO ( Voltage Controlled Crystal Oscillator )
�B   プログラマブル分周器 と プリスケーラ分周器
�C   基準信号源，リファレンス分周器
�D   位相周波数比較器 PFC ( Phase Frequency Comparator )
�E   ループフィルタ または ローパスフィルタ LPF
5.   操作方法 （PLL周波数シンセサイザを動かす）
6.   10MHz VCXO の周波数調整について
7.   ロックインジケータについて
8.   最適な ループ フィルタ 定数 を 得る
●   Kp，Kv，N，を求め fo とΦo を決める
●   PLL計算ツールにてループフィルタ定数を求める
9.   参考データ

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■　1.  PLL 周波数シンセサイザの ブロック図 と 動作原理

図 1 に トレーニング ボード に組み込まれている PLL 周波数シンセサイザ の ブロック図 を示します.

	図-1.  PLL周波数シンセサイザのブロック図

以下に その動作原理 を 簡単に 記します．  （詳しくは，トランジスタ技術誌に記しますので よろしくお願いします）．

図 1 のPLL 回路が 問題なく構成されると PLL は 常に 位相周波数比較器 PFC に入力される fr と fdが 同じ 周波数で 同じ位相になるように 働きます.

すなわち              fr = fd            - - - - -   (1)
                                                                                             という関係が常に成り立ちます.

次に プログラマブル分周器 1/N の 入力周波数 fp を 考えると

                          fp = fr × N            - - - - -   (2)
                                                                                             となります.

ここで プログラマブル分周器は CMOSロジックカウンタ によって構成され,その動作周波数は 50MHz程であり，高周波の電圧制御発振器VCO の出力を直接に分周することができません．

そこで，VCO と プログラマブル分周器の間に 高速動作する 前置分周器，ここでは 1/8 の プリスケーラ（前置分周器）が挿入されています．     ゆえに 出力信号は

                          fvco = fr × N × 8            - - - - -   (3)
                                                                                             の関係となります.


RFDNホームページ上に PLLの動作原理を やさしく解説した テクノート 「PLL の 基本動作」 を準備しましたので，ご覧ください！

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■　2.  性能 及び 仕様

  ● PLLボード  RDN-TR01S

	・ 周波数範囲	OUT 1  ：	180 - 360MHz
		OUT 2  ：	22.5 - 45MHz
	・ 周波数分解能	OUT 1  ：	fr×8
		OUT 2  ：	fr
	・ 基準信号 fr	10MHz≧fr	≧180KHz

	・ 出力レベル	OUT 1  ：	≧-2dBm
		OUT 2  ：	≧+2dBm

	・ 位相雑音	OUT 1  ：	≦-100dBc/Hz	（240MHz出力，4MHzステップ，10KHzオフセット）
	（基準源ノイズは理想）			参考データ
		OUT 2  ：	≦-118dBc/Hz	（30MHz出力，500KHzステップ，10KHzオフセット）

	・ 電源電圧	±12V	，+5V

	・ 周波数変更方法		8bit ディップスイッチにて

	・ 入出力コネクタ		SMB （50Ω）

  ● REFボード  RDN-TR01X

	・ 出力周波数	10MHz，5MHz	，1MHz，500KHz，200KHz
	・ 周波数安定度	≦±50ppm	（at 0〜40°）
	・ 周波数可変範囲	≧±100ppm	（3.5V±2V）

	・ 出力レベル	≧-2dBm

	・ 電源電圧	+12V	，+5V

	・ 周波数調整方法		VRにて

	・ 出力コネクタ		SMB （50Ω）

           * 周波数安定度は試作機での評価です．

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■　3.  ボードの外観と接続

  ● PLLボード  RDN-TR01S

写真-1.  180 to 360MHz PLLボードの外観

  ● REFボード  RDN-TR01X

写真-2.  10MHz VCXO REFボードの外観

  ● PLLボードとREFボードの接続

写真-3.  PLLボードとREFボードの接続

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■　4.  PLL 周波数シンセサイザを構成する回路

ここでは，PLL 周波数シンセサイザを構成する 個々の回路の 動作原理 を簡単に 述べます．
（設計方法を含め，詳しくは，トランジスタ技術誌に記しますので よろしくお願いします）．

�@   電圧制御発振器 VCO ( Voltage Controlled Oscillator )

電圧制御発振器 VCO は，その名のとおり 直流電圧で発振周波数を制御する回路で，周波数シンセサイザ として要求される周波数範囲を VCO が 発振できなければ PLL は構成できず PLL周波数シンセサイザの中心となる部分です．

PLL 回路における VCO の特性は，一般に 以下の性能が重要視されます．

        (a)　必要な周波数範囲を十分に カバーできる発振帯域を備えていること
        (b)　温度や電源の変動に対して 周波数安定度がよいこと
        (c)　ノイズ成分やスプリアスが少ないこと
        (d)　制御電圧に対する発振周波数の直線性がよいこと

ここで，(b) の項目については VCO の温度や電源変動による周波数変化を PLL を構成することによって 吸収，改善 するのですが，それにも限界があり，あまりにも周波数安定度が悪いと，PLL による制御電圧も有限（電源電圧まで）ですので，それ以上に VCO が 動いてしまえば ロックがハズレてしまい PLL を構成できなくなります．

また，(c) 項についても VCO ノイズは PLL を構成することにより，ループ帯域内で抑制され改善できますが，もとのノイズ成分が大きければ 改善 効果は減少します．

(d) 項については，直線性が悪いと PLLのノイズ特性に影響しますが，特に PLL を FM 変・復調として用いる場合に最も重要な特性となります．

	図-2.  コルピッツ型 VCO モデル

高周波の VCO では，周波数の制御には バラクタ と呼ばれる 可変容量ダイオードが用いられます．

図-2 は 高周波での電圧制御発振器 VCO の回路例ですが，ここで L C の タンク回路の一部に 可変容量ダイオードを 用いることによって LC同調回路を バラクタ に入力される Vtune 制御電圧によって，共振 周波数を発振周波数を可変しています．

制御電圧 Vtune を プラス方向に増していくと バラクタ の接合容量は 小さくなり、結果と して VCO の 発振周波数は 高くなります．

図-3 には VCO の 制御電圧 対 発振周波数 特性，V-F 特性 を記します.

	図-3.  高周波 VCO の V-F 代表特性

ここで，青実線 は 理想特性であり，どの電圧範囲でも その周波数偏移 �凾� は，同じ値となっています．

しかし，実際の VCO の V-F 特性は このように一直線でなく，オレンジ点線 で記したように 電圧範囲に よって 周波数偏移 �冉 は 異なってしまいます．
そして，このことは VCO の感度が 発振周波数によって 異なるということで，PLL のループ特性に影響を及ぼします．  また，広帯域 発振器になればなるほど 通常 この特性は悪化しますので，PLLの設計をより難しくします．

	図-4.  180 to 360MHz VCO の V-F 特性例

図-4 は PLLボード  RDN-TR01S に搭載した VCO の V-F 特性 の代表値で，180 〜 360MHz の広帯域発振，オクターブの発振をします．
ここで，発振周波数が 200MHz 付近では V-F 特性 が 22.5MHz/Volt 程ですが、発振周波数が 350MHz 付近になりますと 15.5MHz/Volt まで 残念ながら感度が落ちています．

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�A   電圧制御水晶発振器 VCXO ( Voltage Controlled Crystal Oscillator )

PLL周波数シンセサイザ出力の周波数安定度は，基準信号 fr の値で決まります．  ですから，周波数 安定度の優れた水晶発振器を用いることになります．
そして，周波数の調整には，以前はトリマを用いるメカニカルチューニングでしたが，今は電子チューニングが求められますので，電圧制御水晶 発振器 VCXO としたものを用いるのが一般です．

さらに，水晶発振器の温度変化による周波数ズレを補償した TCXO（Temperature Compensated Crystal Oscillator）や 水晶発振子の温度を常に一定に なるようにオーブンを備えて周波数を安定化させた OCXO（Oven Controlled Crystal Oscillator）があります．

	図-5.  コルピッツ型 VCXO モデル

図-5 には，コルピッツ型 VCXO のモデルを示します．

ここで，水晶共振子を電気回路として等価回路に置き換えると，図-6 のように表すことができます．
すなわち，2端子間のインピーダンスがもっとも小さくなる直列共振周波数fs と 反対にもっとも大きくなる並列共振周波数fp が存在 しますが，水晶共振子では fp-fs 間のわずかな部分が誘導性Lとなっていて，発振器としてインダクティブに動作することになります．
そして，水晶のＱu値（無負荷Ｑ）は，一般に数万から数十万の非常に大きな値となり，安定した周波数と低位相雑音の発振器を生み出してくれるのです．

	図-6.  水晶共振子の等価回路

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�B   プログラマブル分周器 と プリスケーラ分周器

プログラマブル分周器 の 分周数N を 設定することで，シンセサイザの出力周波数を可変することができます．
今では，PLL IC チップ の中に プリスケーラ + プログラマブル分周器 が組み込まれていて，シリアルコントロール すれば 分周数N を設定で きる時代となっています.    しかし，ここでは CMOS ロジック カウンタ IC にて 8 bit プログラマブル分周器を 組んでいます.

	図-7.  8bit プログラマブル分周器

図-7 は PLLボード  RDN-TR01S に搭載した 8bit プログラマブル分周器 の回路を示します.
4 bit 同期カウンタ である 74AC163 を 2 個 を 縦列接続しました.
設定した D0 〜 D7 の データ から アップカウントして 一つのパルスを出力します．    ですから，プログラマブル分周器 としての N の値と D0 〜 D7 に 設定する データ n は，次式の関係となりますので 注意して下さい．

                          n = ( 256 - N )             - - - - -   (4)

次に，このプログラマブル分周器の動作できる周波数は AC タイプ と 多少の回路工夫をしても ＜ 50MHz ほどとなっています．
そこで，180 - 360MHz の VCO 出力を プログラマブル分周するためには 高い周波数を分周できる高速な 前置分周器，プリスケーラ が 必要となります．
ここでは 1/8 のプリスケーラ を搭載し，180 - 360MHz を 22.5 - 45MHz として後段の プログラマブル分周器が動作できる周波数に落としています．

このように 高速動作する プリスケーラ を 用いることによって 高周波 VCO を プログラム分周器で容易に 周波数を制御できるようになりますが，問題となる 次の点を 考慮しなければなりません．

すなわち，プリスケーラ を挿入することによって 周波数ステップ が プリスケーラ の分周数ぶん，この場合ですと ８ 倍 になってしまうことです．     例えば，基準周波数 fr を 500KHz とした 場合，fp（22.5 - 45MHz出力）では 500KHz となりますが，出力 fvco（180 - 360MHz出力） では その ８ 倍 の 4 MHz ステップ と なってしまいます．
ですから，出力 fvco で 500KHz ステップ にしたければ、fr を 1/8 の周波数にすればよいのですが，比較周波数が 低くなると PLL の 応答速度や ノイズ 及び スプリアス特性などに とって 好ましい方向でなくなり，ループ特性の設計を難しくします．

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�C   基準信号源，リファレンス分周器

10MHz VCXO からなる基準信号源からPLLの基準周波数 fr とするリファレンス分周器は，ここでは 図-8 に示す構成としました．

	図-8.  リファレンス分周器の構成図

10MHz の出力を1/2分周して5MHz，1/10分周して1MHz，1/20分周して500KHz，1/40分周して200KHzを作り出して，PLLの比較周波数 fr に用います．
そして 図-9 には，74xx390の内部構成を示しますが，2進と5進のカウンタが備えられていますので，これらを縦列接続することによって簡単に非同期10進 カウンタを（1/10分周）得ることができますので，これを用います．

	図-9.  74xx390の内部構成図

（もちろん，リファレンス分周器として，先のプロフラマブル分周器を用いることもできますが，ここでは あまり複雑化しないために，10MHz，5MHz，1MHz， 500KHz，200KHzの 5種として，それぞれを SMBコネクタ 出力として ケーブルにて つなぎ変えて選択する方法としました）．

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�D   位相周波数比較器 PFC ( Phase Frequency Comparator )

PLL 回路を構成する位相比較器は，現在では 位相周波数比較器PFC（Phase Frequency Comparator），もしくは位相周波数検波器PFD（Phase Frequency Detector）と 呼ばれるデジタル型比較器が多用されています．

この方式の比較器は，１サイクル以内では位相比較をおこない位相差に比例した出力電圧を発生し，さらに１サイクル以上では周波数比較として 働き，周波数差に比例した電圧を出力するという２つの機能を持ち合わせています．
ですから，VCOの周波数をプリチューニングしてロックすべき周波数に誘導することなく確実にフェイズロックできるのです．     この PFC の登場で，PLLの周波数シンセサイザとしての応用が大きく広がりました．

	図-10.  位相周波数比較器PFCの構成図

図-10 には，PLLボード  RDN-TR01S に搭載した位相周波数比較器 PFC の回路を示します.
ここでは，ディスクリートロジックICを用いた 図-10 に記す２つのフリップフロップとナンド回路を組合わせて PFC を作っています．

位相周波数比較器 PFC の動作については，RFDNホームページ上のショートノート 「PLL位相比較器の動作」 で，これら の動作波形タイムチャートを記して詳しく説明していますので，ご覧ください！

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�E   ループフィルタ または ローパスフィルタ LPF

位相周波数比較器 PFC で得られた位相差パルスに対して，リニア に変化する電圧に変換するために，チャージポンプ回路 + LPF の構成 を取るのが一般的ですが，PFC のU，D出力をOPアンプの差動入力につないで用いる方法もあります．    この方式 ですとOPアンプは，３ステートへの変換と同時に，積分器（アクティブフィルタ）としても働き，サンプル・ホールド機能を実行します．

最近では，OPアンプの周波数特性に加え，ノイズ特性やリーク電流特性などの性能が向上していますので，この方式が使い易くなっています.     また，チャージポンプ回路を個別に組むと部品の点数も増えますので，ここでは このOPアンプを用いた方式でループフィルタを組みます．

	図-11.  アクティブ LPF による ループフィルタ

図-11 には，差動OPアンプを用いたアクティブ LPF によるループフィルタの構成を示します．    そして，PLLとして 3次系ループ を形成します．

記入されている抵抗 及び コンデンサの値は，基準周波数 fr = 500KHz で 出力周波数 fout = 180MHz の場合に，カットオフ周波数 fo = 1KHz と して計算された値ですが，これについては   8.   最適な ループ フィルタ 定数 を 得る  で述べます．

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■　5.  操作方法 （PLL周波数シンセサイザを動かす）

ここでは PLL周波数シンセサイザの出力周波数を 設定する手順 を 5つの例から説明します．

	図-12.  RDN-TR01S PLLシンセ/ RDN-TR01X クリスタル基準源の基本構成

      （ 写真-3. PLLボードとREFボードの接続 を参考にして SMBケーブルを接続ください．　また，電源電圧を間違えない
      ように供給してください ）．

�@　基準信号 fr = 500KHz → 出力信号 fout = 180MHz
      出力信号 fout = 180MHz を得るには プログラマブル分周器 への入力周波数は fp = 22.5MHz となります．
      ゆえに fr = fd = 500KHz ですので N は，
                                    N = 22.5 / 0.5 = 45                    となります．

      したがって，プログラマブル分周器 を設定するための n は，
                                    n = ( 256 - N ) = 211                    となります．
      （ �B  プログラマブル分周器 の動作説明を参照ください ）

      2進数として，
                                    211 dec = D3 hex = 1101 0011 bin             を ディップ・スイッチ にて設定します．

      （D0の位置を間違えないように，下の写真を参考にしてください！）

	写真-4.  n=211 ディップ・スイッチ の設定

�A　基準信号 fr = 500KHz → 出力信号 fout = 360MHz
      出力信号 fout = 360MHz を得るには プログラマブル分周器 への入力周波数は fp = 45.0MHz となります．
      ゆえに fr = fd = 500KHz ですので N は，
                                    N = 45.0 / 0.5 = 90                    となります．

      したがって，プログラマブル分周器 を設定するための n は，
                                    n = ( 256 - N ) = 166                    となります．

      2進数として，
                                    166 dec = A6 hex = 1010 0110 bin             を ディップ・スイッチ にて設定します．


�B　基準信号 fr = 10MHz → 出力信号 fout = 240MHz
      出力信号 fout = 240MHz を得るには プログラマブル分周器 への入力周波数は fp = 30.0MHz となります．
      ゆえに fr = fd = 10MHz ですので N は，
                                    N = 30 / 10 = 3                    となります．

      したがって，プログラマブル分周器 を設定するための n は，
                                    n = ( 256 - N ) = 253                    となります．

      2進数として，
                                    253 dec = FD hex = 1111 1101 bin             を ディップ・スイッチ にて設定します．


�C　基準信号 fr = 200KHz → 出力信号 fout = 200MHz
      出力信号 fout = 200MHz を得るには プログラマブル分周器 への入力周波数は fp = 25.0MHz となります．
      ゆえに fr = fd = 200KHz ですので N は，
                                    N = 25.0 / 0.2 = 125                    となります．

      したがって，プログラマブル分周器 を設定するための n は，
                                    n = ( 256 - N ) = 131                    となります．

      2進数として，
                                    131 dec = 83 hex = 1000 0011 bin             を ディップ・スイッチ にて設定します．


�D　基準信号 fr = 5MHz → 出力信号 fout = 200MHz
      出力信号 fout = 200MHz を得るには プログラマブル分周器 への入力周波数は fp = 25.0MHz となります．
      ゆえに fr = fd = 5MHz ですので N は，
                                    N = 25.0 / 5.0 = 5                    となります．

      したがって，プログラマブル分周器 を設定するための n は，
                                    n = ( 256 - N ) = 251                    となります．

      2進数として，
                                    131 dec = 83 hex = 1111 1011 bin             を ディップ・スイッチ にて設定します．

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■　6.  10MHz VCXO の周波数調整について

10MHz VCXO REFボードには，写真-5 に示すように 10MHz VCXO の周波数調整用の VR があります．

テストポインの電圧 約+3.16V
	写真-5.  10MHz VCXO の周波数調整用 VR

この VR にて，周波数を 10.000000MHzの絶対周波数に調整します．

	図-13.   の V-F 特性例

図-13 には，10MHz VCXO の V-Fの代表特性 を示しています．　ここでは，制御電圧 +3.2V ほどで 10.000MHzに調整 できることになります．

VR による VCXO への制御電圧の可変範囲は，+3.0V〜+3.6V ほどとなっています．　ですから，10MHz-20ppm，10MHz+40ppm ほどの範囲を 可変できます．　（ショトピンを抜いて，VT 端子に外部から電圧を供給すれば VCXO を広い範囲で制御することもできます）．

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■　7.  ロックインジケータについて

180 to 360MHz PLLボードには，写真-6 に示す位置の LED が ロック・インジケータ回路となっています．

	写真-6.  ロック・インジケータ回路

ここで，PLLが形成されていない場合に 赤LED が点灯して警告します．

なお，ロックインジケータ回路は 位相周波数比較器 PFC の状態を（パルスの有無）見ていますので，PFC に基準信号 fr が 入力されていないと動作しません．

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■　8.  最適な ループ フィルタ定数 を 得る

PLL周波数シンセサイザの 最適なループ フィルタ定数 を求めることは 難解です．　ここでは 簡単な紹介と， 筆者の ホームページ上で PLL の 3次ループ とした場合の 設計ツール を準備しておりますので， これを用いて ループ フィルタ定数 を求める手順を記します．  （詳しくは，トランジスタ技術誌に記しますので よろしくお願いします）．

PLL は 位相，周波数に関する フィード バック ループ，負帰還のループ で 構成されています．　ですから，動作解析には 負フィード バック 理論が用いられます．

図-14 は 線形モデル化した PLL の基本構成図 と その ブロック線図 を示します．

	図-14.  PLLの基本構成図 と ブロック線図

ここで オープン ループ ゲイン，一巡伝達関数 G(s)・H(s) を あらわすと，

                                    G(s)・H(s) = K ・ F(s)/s                    となります．
そして K は，
                                    K = Kp ・ Kv / N
                                                                         Kp ： 位相比較器の 利得
                                                                         Kv ： VCO の 変換利得
                                                                         N ： 分周数

ですから，位相比較器の利得 Kp，VCO の 変換利得 Kv 及び 分周比 N を 求め，F(s) に使用する フィルタ の 伝達関数 を入れて解けば， フィルタ の定数を得ることができます．
ホームページ上 の 計算ツール では，3次PLL としての LPF の 伝達関数 を F(s) として 解いています．

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●　Kp，Kv，N，を求め fo とΦo を決める

では，ＰＬＬ 周波数シンセサイザ 回路の Kp , Kv そして N から，必要とする PLL特性を 得る フィルタ，LPF の 定数を 求めてみましょう．

�@　位相比較器の 利得定数　Kp
位相比較器には 電圧出力型 と 電流出力型 があり，その単位は [ V/rad ] 及び [ A/rad ]であることから わかるように 1ラジアン 当り の 電圧 もしくは 電流値となります．

トレーニング ボード に収められた回路方式ですと,

                                    Kp = Vo / 2π                                     [ V/rad ]
                                        ≒ 0.79
                                                                         ( Vo は CMOS 出力電圧で ここでは +5V とする )
となります．

�A　VCO の 変換利得　Kv
VCO の 変換利得は，

                                    Kv = (�冉 / �儼) ・ 2π                       [ rad/s/V ]
式から求まります．

計算ツール では VCO 感度 Fv を 入力するかたち となっています．

                                    Fv = �冉 / �儼                                  [ Hz/V ]

ここでは 図-4 の 180 - 360MHz VCO　V-F 特性 より 平均的な値として，

                                    Fv ≒ 20                                            [ MHz/V ]
としました．

�B　分周数 N
次に 分周数 N の値ですが，ここでは 基準周波数 fr = 500KHz で 出力周波数 fout = 180MHz の値とします．

                                    N = 180MHz / 500KHz
                                       = 360

�C　カットオフ周波数 fo
PLL の カットオフ周波数 fo は，オープン ループ 特性 の ゲイン が 1 になる周波数です．　そして 位相雑音特性は，この周波数より 低い 周波数 では 基準信号による 位相雑音が 支配的になり，この周波数より 高い周波数では VCO の 位相雑音が 支配的にとなります．

RFDNホームページ上に 位相雑音 C/N の側面からみた 最適な PLL カットオフ周波数を どの値に決めるかを やさしく解説した テクニカル・ノート 「PLL ループ・フィルタの設計方法」 を準備しましたので，ご覧ください！

また，目的によっては カットオフ周波数 fo の値を 位相雑音の側面から決定するのではなく，スプリアスの除去や 応答スピード から決める場合もあります．

ここでは，カットオフ周波数 fo = 1KHz として 計算します．

�D　位相余裕 Φo
この値によって，負帰還回路の安定性が 決定されます．
PLL の カットオフ周波数 fo，すなわち オープン ループ 特性 の ゲイン が 1 になる周波数で，正帰還して発振してしまう 位相 180°から どの程度の余裕があるかを表しています．

ですから，この位相余裕が 少ないと 閉ループ 特性に ピーク が，位相雑音特性に大きなもり上がりが生じてしまいます．
通常 この余裕は 45°以上を取りますが，ここでは 位相余裕 Φo = 60°として 計算します．

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●　PLL計算ツールにてループフィルタ定数を求める

ホームページ上 の PLL 計算ツール にて，3次PLLとしての ループフィルタ定数 を求めることができます．

始めに，PLL ループ フィルタの設計 ツール の 画面に 上で求めた 各値を入力します．

	図-15.  PLL設計ツール入力画面

                図-15 に示すように 各 設計条件の値を 入力して START を押します．
                                                 ↓

	図-16.  アクティブ・ループフィルタの選択画面

                PLL ボード に用意されているのは Active-network 2 の回路です．
                                                 ↓

	図-17.  アクティブ・ループフィルタの計算画面

                左の計算テーブルでは，R1 の値を決めると C1 と R2 が求まり，また R3 の値から C2 を求めることができます．
                また，中央の計算テーブルでは，C1 の値から R1 と R2 が求まり，また C2 の値から R3 を求めることができます．
                そして，右の計算テーブルでは，R2 の値から R1 と C1 を求めることができます．

                ここでは コンデンサ の値は 定数をあまり選ぶことができないので，C1 と C2 に 0.47uF とします．
                R1 の値は 55.47KΩ と算出されましたので 56KΩ とし，R2 は 1.26KΩ と算出されたので 1.2KΩ とします．
                R3 は 90.74Ω と算出されていますので，100Ωとします．
                （R3は予備パターンを持ち， 2つの抵抗を実装できるので， 82 + 18 = 100 Ω の抵抗をシリーズとします）．

                そして，ループフィルタは PFC のU，D出力をOPアンプの差動入力につないで用いる方式ですので，図-11 に記す
                定数の設定となります．
                また，この定数にすることで 理論値よりどれだけ差異があるかを こちらのシミュレーション結果 が示します．

                なお，ボード上でのループフィルタの位置は，こちらの写真 を参照ください．
                ボード上には，ここで計算した 基準周波数 fr = 500KHz で 出力周波数 fout = 180MHz ，N = 360 の場合のカットオフ
                周波数 fo = 1KHz，位相余裕 Φo = 60°の ループフィルタが実装されています．
                なお，この定数でも 例えば 基準周波数 fr = 10MHz として，N を小さくしても，ロックは維持しますが，PLLの安定度は
                最適な状態にありません．    →  

                この計算ツールを用いて，ご使用になる条件での ループフィルタの最適化設計をしてください．

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■　9.  参考データ

以下に，参考データとして スペアナでモニタした 各設定での 代表出力波形を示します．

表示したい 出力波形 を 選択してください！

	写真-8.

PLLボード出力  ：
  1.  出力180MHz/ 360MHz，スパン50KHzにて  →  

  2.  出力180MHz/ 360MHz，スパン5KHzにて    →  

  3.  出力180MHz/ 184MHz，4MHzステップ，スパン200MHzにて    →  

  4.  出力 OUT1 180MHz/ OUT2 22.5MHz，スパン5KHzにて    →  

  5.  出力 200MHz/ 基準周波数 fr=200KHz，スパン1MHzにて    →  

  6.  出力 240MHz/ 基準周波数 fr=10MHz，スパン50KHzにて    →  

  7.  出力 200MHz/ 基準周波数 fr=5MHz と fr=200KHz 比較，スパン5KHzにて    →  

REFボード出力  ：
  8.  出力 10MHz VCXO，スパン50MHzにて    →  

  9.  出力 5MHz REF，スパン50MHzにて    →  

  10.  出力 1MHz REF，スパン5MHzにて    →  

  11.  出力 500KHz REF，スパン5MHzにて    →  

  12.  出力 200KHz REF，スパン2MHzにて    →  

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